＜図書＞
HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
| データ種別 | 図書 |
|---|---|
| 出版情報 | 東京 : 共立出版 , 1999.6 |
| 大きさ | vii, 201p ; 24cm |
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| 配架場所 | 巻 次 | 請求記号 | 登録番号 | 状 態 | コメント | ISBN | 利用注記 | 予約 |
|---|---|---|---|---|---|---|---|---|
| 千住 一般 |
|
549.7/F72 | 9901598558 |
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4320029348 |
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書誌詳細を表示
| 本文言語 | 日本語 |
|---|---|
| 一般注記 | 参考図書: p[197]-198 その他の著者: 北川章夫, 秋田純一, 鈴木正國 |
| 著者標目 | 深山, 正幸(1966-) <ミヤマ, マサユキ> 北川, 章夫(1961-) <キタガワ, アキオ> 秋田, 純一(1970-) <アキタ, ジュンイチ> 鈴木, 正國(1939-) <スズキ, マサクニ> |
| 件 名 | BSH:集積回路 NDLSH:集積回路 |
| 分 類 | NDC8:549.7 NDC9:549.7 NDLC:ND386 |
| 書誌ID | 2000072500 |
| ISBN | 4320029348 |
| NCID | BA42033178 |